La quinta generación de la serie de procesadores Lagarto ha sido enviada a fabricación mediante los servicios de Intel Foundry, utilizando la tecnología Intel3.
Este diseño está basado en la arquitectura de conjunto de instrucciones de código abierto RISC-V y ha sido desarrollado conjuntamente por investigadores del BSC-CNS y la UPC.

El nuevo diseño, denominado Cinco Ranch, integra múltiples IPs desarrolladas en el marco del Barcelona Zettascale Laboratory (BZL) en colaboración con Intel Foundry. Cinco Ranch se fabricará en Intel 3, el nodo tecnológico más avanzado utilizado hasta la fecha por la serie Lagarto.

Novedades principales respecto a generaciones anteriores:
• Nuevo núcleo Lagarto Ka dual-issue out-of-order, integrado con la unidad de procesamiento vectorial (VPU) Vitruvius++.
• Vitruvius++ soporta la extensión vectorial RISC-V v1.0 y es la primera VPU del BSC con 16 canales, orientada a aplicaciones científicas.
• Nuevo núcleo Lagarto Ox out-of-order para un alto rendimiento en hilos individuales.
• Tercer núcleo basado en el diseño del procesador Sargantana, optimizado para eficiencia energética.
• Jerarquía de caché de tres niveles con L1 y L2 privadas y caché L3 compartida.
• SoC industrial que integra IPs del BSC y controladores de alto rendimiento proporcionados por IFS, incluyendo memoria DDR5 y controladores PCIe Gen3, junto con un PLL de alta frecuencia.

Detalles técnicos del procesador Cinco Ranch:
• Lagarto Ox: pipeline escalar de 11 etapas, emisión de 8 instrucciones, out-of-order, ISA RV64IMAFDC, ISA privilegiada 1.12.
• Lagarto Ka: pipeline escalar de 11 etapas, dual issue, out-of-order, ISA RV64IMAFDV, ISA privilegiada 1.11.
• Vitruvius++: acelerador vectorial desacoplado de 16 canales con capacidades out-of-order ligeras, extensión RVV-1.0, conectado a Lagarto Ka vía Open Vector Interface (OVI).
• Sargantana: pipeline escalar in-order de 7 etapas, ISA RV64IMAFD, extensión SIMD entera de 128 bits, extensiones personalizadas para aplicaciones genómicas.
• Caché de instrucciones L1 y unidad de monitoreo de rendimiento (PMU) desarrolladas internamente.
• Caché de datos L1 de alto rendimiento (HPDS) del proyecto OpenHW.
• Cachés L2 privadas y L3 compartida basadas en OpenPiton.
• Anillo de depuración JTAG en Sargantana.
• PLL integrado que opera entre 600 MHz y 2.8 GHz.
• Reloj RTC de 25 MHz.
• PCIe Gen3 x8 con hasta 8 GB/s de ancho de banda a 500 MHz.
• Memoria DDR5 SODIMM de 16 GB, 4.8 GHz, 38.4 GB/s.
• Controladores periféricos esenciales: JTAG, UART, SPI, QSPI, OSPI, PWM, I2C, I3C, DMA, GPIO, sensor térmico, temporizador watchdog, 8 temporizadores programables, bootROM.
• 2 MB de memoria SRAM tipo scratchpad.
• Fusibles y straps configurables.
• Señales de depuración VISA (específicas de Intel).
• Unidad de gestión de energía.
• Nodo tecnológico: Intel3.
• Área: 16 mm² (chip), 3.2 mm² (IPs del BSC).

Cinco Ranch representa un hito clave dentro del Barcelona Zettascale Lab (BZL), una iniciativa estratégica liderada por el BSC-CNS, con el apoyo del Gobierno de España y la Unión Europea a través del programa PERTE Chip. El BZL busca posicionar a Europa en la vanguardia del diseño de chips avanzados mediante el desarrollo de procesadores RISC-V de alto rendimiento e integrarlos en futuras supercomputadoras europeas.
Esta iniciativa impulsa la innovación en el co-diseño hardware-software, promueve la sostenibilidad, la eficiencia energética y la soberanía tecnológica europea. También refleja una fuerte colaboración con líderes industriales como Intel y fomenta la inclusión, la formación académica y el impacto industrial.
Este proyecto cuenta con la cofinanciación del Ministerio para la Transformación Digital y de la Función Pública, en el marco del Plan de Recuperación, Transformación y Resiliencia, y con el respaldo de la Unión Europea - NextGenerationEU.
Este proyecto está cofinanciado por el Ministerio para la Transformación Digital y de la Función Pública en el marco del Plan de Recuperación, Transformación y Resiliencia, y por la Unión Europea – NextGenerationEU.