Altera Corporation (NASDAQ: ALTR) ha anunciado hoy su software de desarrollo Quartus® II versión 10.1, el software número uno del mercado para lógica programable en cuanto a prestaciones y productividad para el diseño con CPLD, FPGA y ASIC HardCopy®.

El software Quartus II Subscription Edition versión 10.1 incluye la disponibilidad de una versión beta de Qsys, la herramienta de próxima generación de Altera para la integración de sistemas, que dispone de la primera interconexión del mercado basada en la red en chip (network-on-chip) y optimizada para FPGA. Qsys ofrece un soporte para asignación de memoria e interface de corriente (streaming) que casi duplica las prestaciones de la herramienta SOPC Builder de Altera, mejora la escalabilidad del sistema para grandes diseños con FPGA y proporciona soporte a los interfaces estándar (estándares Avalon® y AMBA® AXI™ así como AHB™ de ARM, etc.).

Qsys permite el diseño de sistemas de altas prestaciones basados en FPGA gracias a la utilización de la arquitectura de interconexión basada en la red en chip (network-on-chip). Qsys aplica la teoría de red a las comunicaciones en el chip para ofrecer mejoras en las prestaciones respecto a las interconexiones convencionales de bus y de estructura de interruptores. Este método, que empaqueta todos los datos asignados a memoria y de corriente (streaming), ofrece una mayor frecuencia de trabajo para la misma latencia y la misma utilización de recursos. Qsys también frece una función de segmentación (pipelining) automática para aumentar aún más la fMAX del sistema.

Los diseños que incorporan una potente propiedad intelectual (IP) o un gran número de componentes del sistema aprovechan el flujo de diseño jerárquico de Qsys. La herramienta permite la escalabilidad del sistema mediante la división de grandes diseños de FPGA en múltiples subsistemas. Esta jerarquía permite que los diseñadores puedan gestionar fácilmente cada subsistema y proporcionarles la capacidad de añadir subsistemas adicionales al diseño con un mínimo impacto sobre las prestaciones del sistema.

Qsys amplía la cantidad de IP disponible para el diseño al nivel del sistema basado en  FPGA mediante el soporte a interfaces estándar como Avalon y AMBA AXI así como AHB de ARM. La herramienta proporciona a los diseñadores la máxima flexibilidad gracias al manejo automático de la conexión entre múltiples estándares de interface. Esta capacidad permite que los usuarios aprovechen los núcleos IP con múltiples interfaces en un único diseño. La versión inicial de Qsys ofrece soporte al estándar abierto Avalon. Los otros interfaces estándar, como los estándares AMBA AXI y AHB de ARM, contarán con este soporte en futuras versiones.
"La productividad sigue siendo una prioridad para nuestros clientes", declaró Chris Balough, director jefe de marketing de software, embebido y proceso digital de señal (DSP) en Altera. "La nueva herramienta Qsys de Altera aprovecha nuestra experiencia acumulada durante una década como pioneros en la estructura de interruptores basada en FPGA para ofrecer un nivel sustancial de nuevas funciones y prestaciones que mejorarán el diseño al nivel del sistema y la reutilización de IP para nuestros clientes".

Ampliación del acuerdo de ModelSim de fabricante OEM y soporte a la simulación
Altera reconoce la importancia que tiene la simulación en el proceso de diseño de FPGA y continúa mejorando la experiencia de simulación dentro del entorno de diseño de software Quartus II con su última versión. Altera renovó recientemente su acuerdo multianual de fabricante OEM con Mentor Graphics, que proporciona a los clientes del software Quartus II el acceso a la última versión de la herramienta ModelSim®. Entre las nuevas funciones de la edición ModelSim-Altera y la edición de inicio ModelSim-Altera se encuentran un editor de formas de onda y el soporte al simulador Altera® IP. La edición de formas de onda es compatible con un método muy conocido para generar rápidamente estímulos de entrada para la verificación.

Entre las funciones incorporadas al software Quartus II v10.1 se encuentran:

•    Soporte a nuevos dispositivos—Esta versión ofrece soporte completo a la nueva familia de dispositivos MAX® V CPLD de Altera anunciados hoy. También se añade el soporte a la nueva familia de FPGA Arria® II GZ de Altera y soporte ampliado a la familia de FPGA Stratix® V.
•    Recompilaciones más rápidas—Las mejoras introducidas en la función de Recompilación Rápida (Rapid Recompile) del software maximizan la productividad del diseñador al reducir el tiempo de compilación en un 65 por ciento por término medio.
•    Nuevo kit de herramientas para interface de memoria externa—El nuevo kit de herramientas ayuda a los diseñadores a disponer de sus tarjetas con mayor rapidez al identificar los problemas de calibración y medir los márgenes para cada señal de validación (DQ strobe, DQS).
•    Mejoras introducidas en Chip Planner y TimeQuest—Chip Planner incorpora una nueva ventana para que los diseñadores puedan ver y trazar fácilmente múltiples rutas críticas de temporización. TimeQuest añade una nueva función para informar sobre recomendaciones de cierre de temporización de manera que los diseñadores puedan identificar y resolver con rapidez los problemas de cierre de temporización.

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