MathWorks ha presentado HDL Coder, que genera automáticamente código HDL desde MATLAB y permite a los ingenieros implementar diseños sobre FPGAs y ASICs mediante el lenguaje de MATLAB, ampliamente utilizado. MathWorks también ha presentado HDL Verifier, que incluye capacidades HIL (hardware-in-the-loop) para FPGAs que pueden utilizarse con objeto de realizar pruebas de diseños sobre FPGAs y ASICs.

Con estos dos productos, MathWorks ahora proporciona generación y verificación de código HDL mediante MATLAB y Simulink.
HDL Coder genera código VHDL y Verilog portátil y sintetizable a partir de funciones de MATLAB y modelos de Simulink que se pueden emplear para la programación de FPGAs o la creación de prototipos y diseños de ASICs. Como resultado, los equipos de ingenieros ahora pueden identificar inmediatamente el mejor algoritmo para la implementación del hardware. La trazabilidad entre los modelos de Simulink y el código HDL generado también soporta el desarrollo de aplicaciones de alta integridad que cumplan el estándar DO-254 y otros estándares

 

HDL Verifier ahora soporta la verificación HIL para FPGAs para placas de FPGAs de Altera y Xilinx. HDL Verifier proporciona interfaces de cosimulación que enlazan MATLAB y Simulink con simuladores HDL tales como Cadence Incisive, Mentor Graphics ModelSim y Questa. Con estas capacidades, los ingenieros pueden verificar con rapidez si su implementación HDL coincide con los algoritmos de MATLAB y las especificaciones de sistema de Simulink.

Más información o presupuesto