Renesas Electronics Corporation ha presentado el controlador de reloj registrado (RCD) DDR5 de tercera generación, así como el controlador de reloj de cliente (CKD) de primera generación para los servidores y sistemas cliente DDR5 DRAM emergentes.  Los circuitos integrados DDR5 RCD y DDR5 CKD hacen posible la próxima generación de módulos DIMM con velocidades de hasta 6400 y 7200 megatransferencias por segundo (MT/s), respectivamente, lo que supone un incremento respecto a las actuales velocidades de transferencia de 5600 MT/s.

La Gen 3 DDR5 RCD de Renesas está diseñada para módulos DIMM registrados (RDIMM). El RCD admite velocidades de hasta 7200 MT/s y es el primero del sector en interconectarse con módulos DIMM de pequeño tamaño (SODIMM), módulos DIMM sin búfer (UDIMM), módulos DIMM de alto rendimiento para juegos y aplicaciones de bajada de memoria para plataformas cliente.

El controlador RCD gestiona el bus de dirección de comandos (CA), las selecciones de chip y el reloj entre el controlador host y los módulos DRAM, además de crear un bus BCOM para controlar el buffering de datos LRDIMM. El nuevo controlador mejora la compatibilidad con el ecualizador de retroalimentación por decisión (DFE) aumentando las derivaciones DFE de cuatro a seis para mejorar el margen del receptor, mientras que la compatibilidad con los buses de banda lateral I2C e I3C proporciona contacto directo con el control de acceso al registro.

El CKD gestiona el reloj entre el controlador host y la DRAM, lo que constituye un nuevo requisito para los módulos DIMM DDR5 que funcionan a velocidades de hasta 7200 MT/s para DIMM cliente y aplicaciones de memoria descendente. El nuevo controlador de reloj admite el acceso de banda lateral I2C e I3C para permitir el control asíncrono y proporciona acceso a palabras de control internas para configurar las características del dispositivo y adaptarse a diferentes configuraciones de SODIMM y UDIMM y aplicaciones de sistema de memoria baja.

Los controladores de reloj de cliente RG5C172B0C0GBX#BC0 y RG5C172B0C0GBX#HC0 ya se están probando en un encapsulado 35-FCBGA de 2,3 mm x 5,8 mm y estarán disponibles en volumen en el segundo semestre de 2023. Los controladores de reloj registrados DDR5 de tercera generación RG5R364A0C0GBY#BC0 y RG5R364A0C0GBY#HC0 ya se están probando en un encapsulado FCCSP de 8,7 mm x 13,5 mm y estarán disponibles en volumen en el primer semestre de 2024.

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