MathWorks tiene disponible EDA Simulator Link 3.3 con nuevas funciones FPGA-in-the-loop (FIL) para placas de desarrollo de FPGA de Xilinx. FIL permite a los ingenieros verificar sus diseños a velocidades de hardware mientras utilizan Simulink como test bench a nivel de sistema.
La introducción de FIL se añade al exhaustivo conjunto de opciones de verificación HDL que EDA Simulator Link permite para algoritmos creados en MATLAB y Simulink. La verificación basada en FPGA proporciona un rendimiento en tiempo de ejecución significativamente mayor del que es posible con simuladores HDL y aumenta la confianza en que el algoritmo funcione en el mundo real.

Entre las características principales del producto se incluyen las capacidades de:
-    Verificar implementaciones HDL de código MATLAB y modelos Simulink mediante placas de desarrollo FPGA para dispositivos de clase Spartan y Virtex, incluida la placa de desarrollo Virtex-6 ML605.
-    Verificar implementaciones HDL de código MATLAB y modelos Simulink empleando cosimulación con Mentor Graphics ModelSim, Mentor Graphics Questa y Cadence Design Systems Incisive Enterprise Simulator.
-    Generar componentes TLM 2.0 para su uso en entornos de prototipado virtual en SystemC.

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