La rápida evolución de la demanda de computación para inteligencia artificial (IA) y aprendizaje automático ha provocado que la tradicional memoria DRAM conectada en paralelo se haya convertido en un gran obstáculo para las CPU de próxima generación, que exigen un mayor número de canales de memoria con el fin de suministrar más ancho de banda de memoria.

Microchip Technology Inc. ha anunciado hoy la ampliación de su catálogo de soluciones para centros de datos y su entrada en el mercado de la infraestructura de memoria con el primer controlador de memoria serie disponible en el mercado. El SMC 1000 8x25G permite que las CPU y otros sistemas en chip (SoC) centrados en la computación multipliquen por cuatro el número de canales de memoria de la DRAM DDR4 conectada en paralelo dentro de un encapsulado del mismo tamaño. Los controladores de memoria serie de Microchip proporcionan un mayor ancho de banda de memoria e independencia del medio a estas plataformas de computación intensiva con una latencia extremadamente baja.

El incremento del número de núcleos de procesamiento en las CPU ha provocado que el ancho de banda medio de memoria disponible para cada núcleo haya disminuido ya que los dispositivos CPU y SoC no pueden albergar el número de interfaces paralelos a DDR en un solo chip que cubra las necesidades del mayor número de núcleos. El SMC 1000 8x25G se conecta a la CPU a través de los carriles de 25 Gbps del interfaz OMI (Open Memory Interface) y a la memoria mediante un interfaz a DDR4 3200 de 72 bit. El resultado es una reducción significativa del número de patillas necesario de la CPU principal o SoC por canal de memoria DDR4, permitiendo así más canales y un mayor ancho de banda de memoria disponible.

Una CPU o SoC compatibles con OMI pueden recurrir a numerosos tipos de medios con diferentes niveles de coste, potencia y prestaciones sin tener que integrar un controlador de memoria de cada tipo. En cambio, los actuales interfaces de memoria de CPU y SoC suelen estar ligados a determinados protocolos de interfaz DDR, como DDR4, y a determinadas velocidades de transmisión del interfaz. El SMC 1000 8x25G es el primer producto de infraestructura de memoria dentro del catálogo de Microchip para el interfaz OMI con independencia del medio.

Las aplicaciones en centros de datos exigen productos de memoria DDIMM basados en OMI que proporcionen el mismo ancho de banda de altas prestaciones y la baja latencia de los actuales productos de memoria basados en DDR en paralelo. El SMC 1000 8x25G de Microchip incorpora un innovador diseño de baja latencia que incrementa la latencia menos de 4 ns al acceso de datos de la primera DRAM y las mismas prestaciones de acceso a los datos subsiguientes. Como resultado de ello, los productos DIMM basados en OMI ofrecen prácticamente los mismos niveles de ancho de banda y latencia que los productos LRDIMM comparables.

“En Microchip nos sentimos ilusionados al presentar al primer dispositivo controlador de memoria serie del mercado”, declaró Pete Hazen, vicepresidente de la unidad de negocio de Soluciones para Centros de Datos de Microchip. “Las nuevas tecnologías de interfaz de memoria, como OMI (Open Memory Interface) abren la puerta a que una gran variedad de aplicaciones de SoC se adapten a los crecientes requisitos de memoria de las aplicaciones de centros de datos de altas prestaciones. La entrada de Microchip en el mercado de infraestructura de memoria subraya nuestro compromiso con la mejora de las prestaciones y la eficiencia en los centros de datos”.

“La carga de trabajo de los clientes de IBM exigen un uso más intensivo de la memoria, de ahí que hayamos tomado la decisión estratégica de que los interfaces de memoria del procesador POWER utilicen interfaces estándar OMI para aumentar el ancho de banda de memoria”, señaló Steve Fields, arquitecto jefe de IBM Power Systems. “IBM valora el acuerdo con Microchip para el suministro de esta solución”.

SMART Modular, Micron y Samsung Electronics están desarrollando diversos módulos DDIMM (DDR4 Differential Dual-Inline Memory Modules) de 84 patillas eficientes con capacidades de 16 GB a 256 GB. Estos DDIMM aprovecharán el SMC 1000 8x25G y se conectarán perfectamente a cualquier interfaz de 25 Gps conforme a OMI.
“El estándar OMI (Open Memory Interface) ofrece un interfaz de memoria serie con patillas eficientes para que un creciente número de aplicaciones de CPU y SoC pueda proporcionar el ancho de banda de memoria y la transición perfecta entre un creciente número de tipos de medios, como la memoria de almacenamiento”, declaró Myron Slota, presidente del OpenCAPI Consortium. “El OpenCAPI Consortium aporta propiedad intelectual (IP) libre de derechos para unidades principales y de destino, además de impulsar numerosas iniciativas que aseguran el cumplimiento de los estándares”.

“Los clientes de Google aprovechan aplicaciones que hacen un uso intensivo de los datos, como el aprendizaje automático y al análisis de datos, que exigen una memoria de altas prestaciones”, señala Rob Sprinkle, responsable técnico para infraestructura de plataformas de Google LLC. “Google apoya firmemente las iniciativas basadas en estándares abiertos como OMI (Open Memory Interface), que proporciona un interfaz de memoria de altas prestaciones para cumplir estos importantes objetivos en cuanto a ancho de banda y latencia”.

Herramientas de desarrollo
El SMC 100 se suministra junto con herramientas de diseño y diagnóstico ChipLink para dar soporte a los clientes que desarrollan sistemas conformes al estándar OMI. Dichas herramientas proporcionan potentes funciones de depuración, diagnóstico, configuración y análisis con un interfaz de usuario de sencillo manejo.

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