Altera Corporation anuncia la disponibilidad de la versión 12.1 de su software Quartus® II, número uno de su segmento en cuanto a rendimiento y productividad para diseños basados en CPLD, FPGA, FPGA en SoC y ASIC HardCopy®.

La nueva versión potencia el entorno de diseño de alto nivel del software Quartus II ya que sigue facilitando las tareas tradicionales de desarrollo de hardware para que los usuarios puedan maximizar la productividad y aprovechar la amplia oferta en cuanto a prestaciones de los dispositivos de Altera. La versión 12.1 del software Quartus II refuerza su soporte a flujos de diseño de alto nivel mediante la incorporación de un kit de desarrollo de software para OpenCL™, así como mejoras tanto para la herramienta de integración de sistema Qsys como en el entorno de diseño basado en modelo DSP Builder. Esta nueva versión del software también incluye otros avances, como un flujo de diseño de reconfiguración parcial, nuevos núcleos de propiedad intelectual (IP) y un mayor soporte para FPGA y GPGA en SoC de 28 nm.

Aceleración del desarrollo del sistema con herramientas de diseño de alto nivel
Entre las herramientas de diseño de alto nivel que ofrece Altera se encuentran sistemas de introducción del diseño al nivel del sistema basados en C, basados en IP y basados en modelo. Estas herramientas potencian y simplifican el desarrollo de los sistemas programables avanzados de la actualidad, que incluyen núcleos de CPU, bloques de proceso de señal digital (digital signal processing, DSP) y múltiples subsistemas de IP. La incorporación de un kit de desarrollo de software para OpenCL permite que los desarrolladores y programadores de sistemas que conozcan C puedan desarrollar de forma rápida y sencilla aplicaciones de altas prestaciones y bajo consumo basadas en FPGA mediante un lenguaje abierto de programación de alto nivel. El kit de desarrollo de software para OpenCL reduce la complejidad de diseño del hardware y permite que los programadores de software con conocimientos de C trabajen con FPGA.

Las mejoras introducidas en la herramienta de integración de sistema Qsys y la herramienta DSP Builder de Altera contribuyen a mejorar aún más las ventajas en cuanto a productividad del diseño y prestaciones del sistema. Qsys ofrece ahora un mayor soporte a los protocolos estándar ARM® AXI3 y AXI4, mientras que DSP Builder ofrece más soporte para siete precisiones con coma flotante, incluyendo IEEE 754 de precisión media, sencilla y doble. Con el fin de simplificar aún más el diseño del sistema, la última versión del software Quartus II incluye un núcleo de IP 100G Interlaken para permitir transferencias de paquetes a alta velocidad de chip a chip y una nuevo núcleo de IP para seguimiento de vídeo orientado a aplicaciones de proceso de vídeo.

La versión 12.1 del software Quartus II es la primera disponible dentro del nuevo flujo de diseño de reconfiguración parcial para las FPGA Stratix® V. La reconfiguración parcial ofrece la flexibilidad de variar sobre la marcha la funcionalidad del núcleo del dispositivo mientras siguen en funcionamiento otras secciones del diseño de la FPGA. Los diseñadores guardan diferentes funciones en una memoria externa y las cargan en la FPGA en función de sus necesidades, permitiendo así que los clientes reduzcan el tamaño de la FPGA utilizada en su sistema, así como un ahorro de espacio y de consumo. La versión 12.1 del software Quartus II también incluye otras mejoras añadidas, entre ellas el soporte a los nuevos dispositivos. Esta versión ofrece soporte a varias FPGA y FPGA en SoC de 28 nm Stratix V,  Arria® V y Cyclone® V, incluyendo elsoporte total a las FPGA Arria V GZ.

Más información o presupuesto